DPU（Deep Learning Processing Unit，深度学习处理单元）
Xilinx 推出的可配置 CNN 推理 IP 核 — 软硬协同路线代表，让 FPGA 用户像调用 NPU 一样部署量化模型，无需手写 HDL。
📝 消歧义 本页指 Xilinx 的 Deep Learning Processing Unit（深度学习推理 IP）。另一个同名的 DPU（Data Processing Unit，数据处理器）由 NVIDIA / Mellanox 主导，指数据中心智能网卡 SoC，两者完全不同。本页讨论 FPGA AI 推理 IP。
定义
DPU 通过自定义指令集架构（ISA） 与 FPGA 可编程逻辑解耦：开发者只需用 PyTorch / TensorFlow 训练好模型 → 通过 Vitis AI 编译器量化（INT8）→ 编译为 DPU 指令流 → 加载到 FPGA 即可推理。FPGA 客户不需要手写 HDL 描述卷积层、池化层，与 NVIDIA TensorRT 部署 GPU 模型的用户体验类似。
这就是"软硬协同"路线的核心理念：牺牲一部分 FPGA 灵活性（DPU IP 已固化在某个版本），换取类似 NPU 的易用性。适合标准 CNN 模型（ResNet、YOLO、MobileNet）批量部署的场景。
技术细节
- 支持算子：卷积（含空洞卷积、分组卷积）、池化、激活（ReLU/LeakyReLU/Sigmoid）、Concat、Reshape、Element-wise 等
- 数据精度：INT8（主流），部分新版本支持 INT4 / 混合精度
- 可配置参数：DPU 数量（B512 / B1024 / B2048 / B4096，数字代表并行度）、卷积核尺寸、通道数
- 典型算力：B4096 配置约 3.3 TOPS @ 300 MHz（INT8）
- 代表 IP 型号：DPUCZDX8G（Zynq UltraScale+）、DPUCAHX8H（Alveo HBM）、DPUCVDX8G（Versal）
- 工具链：Vitis AI（模型量化 + 编译 + 运行时）
主要玩家
竞争对应方案：
- Intel Altera — AI Tensor Blocks（IP 嵌入逻辑阵列）+ OpenVINO 工具链
- AMD / Xilinx 自身 — AI Engine 阵列（独立硬核，性能更强，编程更复杂）
- NVIDIA — TensorRT + Jetson / GPU（完全不同硬件路线）
- 国产 — 复旦微电 Phoenixcore IP、紫光国微 TPU IP
在 AI 产业链中的角色
DPU 是 FPGA 行业三条 AI 推理路线中"软硬协同"的代表（据 FPGA-FPGA）：
- 异构 SoC 路线（AMD Versal AI Engine 400 TOPS）
- AI 原生集成路线（Intel Altera Agilex 5 AI Tensor Blocks）
- 软硬协同路线（Xilinx DPU + Vitis AI）← 本页
DPU 的核心商业价值是降低 FPGA AI 推理部署门槛。在 Versal AI Engine 发布前，DPU 是 Xilinx 唯一的 AI 推理产品形态；Versal 发布后，DPU 仍是 Zynq UltraScale+ MPSoC（16nm 老平台）的主力 AI 方案，覆盖广大的存量 FPGA 客户和成本敏感场景（工业机器视觉、安防摄像头）。
未来 DPU 可能逐步被 AI Engine 替代（在新一代 Versal 平台上 AIE 性能更强），但短期内仍是 Xilinx 入门级 AI FPGA 的标配 IP。
演进历史
- 2018 — Xilinx 收购深鉴科技（DeePhi），DeePhi 的 DPU IP 成为 Xilinx DPU 产品基础（深鉴科技由姚颂 / 汪玉等清华团队创立）
- 2019 — Xilinx 推出 DNNDK 工具链（DPU 部署 SDK），DPU 商业化
- 2020 — DNNDK 升级为 Vitis AI，DPU 纳入 Xilinx 统一软件平台
- 2022 — AMD 完成收购 Xilinx，DPU 整合进 AMD AI 战略
- 2023+ — Versal 平台逐步从 DPU 过渡到 AI Engine，DPU 在老平台延续
相关概念
- FPGA — DPU IP 的宿主硬件
- Vitis AI — DPU 配套工具链
- AI Engine — Versal 平台上的 DPU 升级替代
- AI Tensor Blocks — Intel Altera 对应竞争方案
- DPU（Data Processing Unit）— 同名但完全不同的 NVIDIA 智能网卡概念